"미세화 한계 넘을 해법은 설계"…3D IC·알고리즘 중심 반도체 주목

3D IC·로직 폴딩으로 미세화 한계 극복
AI 알고리즘 중심 반도체 설계 패러다임 전환
"AI 반도체 경쟁력은 결국 개발 속도"

▲임성규 미국 서던캘리포니아대(USC) 전기·컴퓨터공학과 교수가 16일 부산에서 열린 '2026년도 반도체공학회 하계종합학술대회'에서 기조강연을 하고 있다. 손희정 기자sonhj1220@

반도체 미세화가 한계에 다다르면서 차세대 반도체 경쟁력은 공정보다 설계 혁신에서 나온다는 제언이 나왔다. 3차원 집적회로(3D IC)와 AI 기반 설계 기술, 알고리즘 중심 반도체 개발이 차세대 경쟁력으로 부상하고 있다는 분석이다.

임성규 미국 서던캘리포니아대(USC) 전기·컴퓨터공학과 교수와 김태완 서울대 조선해양공학과 교수는 16일 부산에서 열린 '2026년도 반도체공학회 하계종합학술대회' 기조강연에서 차세대 반도체 설계 방향을 제시했다.

3D IC와 전자설계자동화(EDA) 분야 전문가인 임 교수는 미세공정 전환만으로 성능을 높이는 방식이 어려워지는 가운데 로직 회로를 여러 층으로 나눠 적층하는 '로직 폴딩(Logic Folding)'이 대안이 될 수 있다고 설명했다.

로직 폴딩은 하나의 평면에 배치하던 회로를 나눠 위아래 층에 배치하는 방식이다. 회로 사이의 배선 길이가 짧아져 전력과 성능, 면적(PPA)을 개선할 수 있지만, 서로 다른 층의 회로를 연결하는 미세 접합 기술과 새로운 설계 도구가 필요하다.

임 교수는 인텔과 삼성전자 협력 연구를 소개하며 로직 폴딩을 적용했을 때 배선 길이가 약 14% 줄어들고 버퍼 수도 감소했다고 밝혔다. 동작 속도를 동일하게 맞춘 조건에서는 전력 소비가 20% 이상 줄었다고 설명했다.

그는 로직 폴딩의 상용화를 위해서는 미세 피치 하이브리드 본딩과 열 관리, 전력 공급, 수율 문제를 함께 해결해야 한다고 진단했다. 기존 2차원 반도체 설계 툴만으로는 로직을 여러 층에 배치하고 연결하기 어려운 만큼 AI 기반 배치·배선 최적화 기술도 필요하다고 강조했다.

임 교수 연구진은 기존 2D 설계 툴을 활용한 3D IC 설계 기법과 AI 기반 설계 기술을 개발하고 있다. 현재 테스트칩 제작과 검증을 진행 중이며, 향후 모바일 애플리케이션프로세서(AP) 등에 적용될 것으로 전망했다.

▲김태완 서울대 조선해양공학과 교수가 16일 부산에서 열린 '2026년도 반도체공학회 하계종합학술대회'에서 AI 메모리 장벽을 넘어서를 주제로 기조강연을 하고 있다. 손희정 기자sonhj1220@

김 교수는 AI 시대에는 반도체 사양을 먼저 정한 뒤 알고리즘을 적용하는 방식보다 알고리즘을 중심에 두고 이에 맞는 칩을 설계해야 한다고 주장했다.

김 교수는 알고리즘은 짧은 기간에도 빠르게 바뀌지만 반도체는 설계부터 제작까지 약 20개월에서 2년이 걸린다며, 양쪽의 개발 주기 차이가 국내 AI 반도체 경쟁력의 병목이 될 수 있다고 지적했다.

그는 AI 연산에서는 계산 자체보다 데이터를 이동하는 데 더 많은 에너지가 필요하다고 설명했다. 이에 따라 데이터 이동을 최소화하고 메모리 접근을 줄이는 방향으로 시스템을 설계해야 한다고 강조했다.

김 교수는 장문 대규모언어모델(LLM) 추론 과정에서 증가하는 KV 캐시를 약 3비트 수준으로 압축하는 기술인 '터보퀀트(TurboQuant)'도 소개했다. 16비트 데이터를 3비트 수준으로 낮추면 메모리 사용량을 5분의 1 이상 줄이면서도 장문 환경에서 정보 검색 정확도를 유지하는 결과를 확인했다고 설명했다.

국내 반도체 생태계의 시제품 제작 속도도 높여야 한다고 제언했다. 김 교수는 "기술 패권 전쟁에서 제일 중요한 것은 속도"라며 "우리가 승리할 수 있는 길은 스피드밖에 없다"고 말했다. 이어 알고리즘은 빠르게 발전하는 데 비해 칩 개발은 오래 걸리는 만큼 다중프로젝트웨이퍼(MPW) 제작 기간을 줄일 수 있는 정부 지원이 필요하다고 강조했다.