삼성, '수평 미세화' 한계 넘었다…업계 최소 수직 적층 트랜지스터 구현

기존 48nm 넘어 42nm 구현…VLSI 최고 논문 선정
V낸드·HBM 이어 로직도 수직 적층 시대
AI 반도체 전력효율 두 배·성능 100% 향상 기대
'포스트 GAA' 경쟁 본격화…차세대 구조 선점 나선 삼성전자

▲삼성전자 반도체연구소 Logic TD팀이 업계 최소 수준인 42나노미터(nm) 게이트 피치의 3D 적층 트랜지스터(3D Stacked FET) 구현에 성공했다. 관련 연구는 2026 VLSI 심포지엄 최고 논문(Best Paper)에 선정됐다. (사진=삼성전자)

삼성전자가 업계 최소 크기의 수직 적층 트랜지스터를 세계 최초로 구현하며 차세대 AI 반도체 경쟁에서 기술 주도권 확보에 나섰다. 메모리 반도체에서 시작된 '수직 적층' 혁신이 로직 반도체 영역으로 확장되면서 미세공정 한계를 넘어설 새로운 돌파구가 될지 주목된다.

삼성전자는 반도체연구소 로직(Logic) TD팀이 게이트 피치 42나노미터(nm) 수준의 3차원 적층 전계효과트랜지스터(3D Stacked FET)를 세계 최초로 구현했다고 17일 밝혔다. 트랜지스터는 전기 신호를 증폭하거나 스위칭하는 반도체 소자다. 해당 연구는 세계 반도체 학회인 '2026 VLSI 심포지엄'에서 최고 논문으로 선정됐다.

이번 성과의 핵심은 업계 최소 수준의 트랜지스터 크기다. 기존 업계 최소 게이트 피치가 48nm였던 데 비해 삼성전자는 이를 42nm까지 줄였다. 게이트 피치는 인접한 트랜지스터 간 거리를 의미하며 수치가 작을수록 같은 면적에 더 많은 트랜지스터를 집적할 수 있다.

특히 삼성전자는 기존 반도체 업계가 추구해온 '수평 미세화' 대신 '수직 적층'이라는 새로운 접근법을 제시했다. 지금까지는 트랜지스터를 평면상에 촘촘히 배치하는 방식으로 집적도를 높여왔지만 소자 간 간격이 지나치게 좁아지면 전기적 간섭이 발생하는 물리적 한계에 직면해 왔다.

삼성전자가 개발한 3D 적층 구조는 트랜지스터를 위아래로 쌓아 동일 면적에 두 배 가까운 소자를 구현할 수 있도록 설계됐다. 낸드플래시의 V낸드(V-NAND), 고대역폭메모리(HBM)가 수직 적층으로 성능을 끌어올린 것처럼 로직 반도체도 같은 진화 경로에 진입했다는 의미다.

기술적 완성도도 높다. 삼성전자는 전류 통로 역할을 하는 나노시트 채널을 상·하부 각각 3단씩 쌓는 '3/3단 구조'를 구현했다. 이는 기존 2/2단 구조를 넘어선 세계 최고 수준이다. 또한 상하부 트랜지스터를 수직으로 직접 연결하는 RBC(RX Bounded Contact) 구조도 세계 최초로 적용했다.

업계에서는 이번 기술이 AI 반도체와 고성능컴퓨팅(HPC) 시장에서 파급력이 클 것으로 보고 있다. 삼성전자 연구진은 수직 적층 구조를 적용할 경우 동일 면적당 트랜지스터 수가 두 배로 증가해 전력 효율 역시 두 배 수준으로 개선될 수 있다고 설명했다. 기존 공정 세대 전환이 통상 10~15% 수준의 성능 향상에 그쳤다면 수직 적층은 구조적으로 100% 수준의 성능 향상 효과를 기대할 수 있다는 것이다.

이번 성과는 삼성전자가 차세대 로직 반도체 경쟁에서 '포스트 게이트올어라운드(GAA)' 시대를 준비하고 있다는 신호로도 해석된다. AI 연산 수요가 폭증하면서 더 많은 트랜지스터를 더 적은 전력으로 구현하는 기술 경쟁이 치열해지는 가운데 수직 적층 트랜지스터가 차세대 반도체 구조의 유력 후보로 떠오르고 있기 때문이다.

삼성전자 연구진은 이번 연구를 '벽돌을 만든 단계'라고 평가했다. 향후 실제 회로 구현을 위한 링 오실레이터(Ring Oscillator)와 S램(RAM) 개발을 통해 상용화 가능성을 검증할 계획이다.