“2040년에는 0.3나노 공정까지 발전”…삼성·TSMC, 선단 공정 경쟁 본격화

▲양준모 나노종합기술연구원 책임연구원이 11일 서울 인터컨티넨탈 서울 파르나스 호텔에서 ‘반도체 기술 로드맵’ 포럼에서 발표하고 있다. (박민웅 기자 pmw7001@)

소자 및 공정 기술은 내년 2나노급 공정에서 2040년 0.3나노급 공정으로 발전할 것으로 보인다.

양준모 나노종합기술연구원 책임연구원은 11일 서울 인터컨티넨탈 서울 파르나스 호텔에서 열린 ‘반도체 기술 로드맵’ 포럼에서 이같이 말했다. 반도체공학회는 이날 행사에서 15년 후 우리나라 반도체 기술 발전 동향 및 전망을 제시했다.

양 책임연구원은 구체적으로 내년 2나노급 공정을 시작으로, △2028년 1.5나노급 △2031년 1.0나노급 △2034년 0.7나노급 △2037년 0.5나노급 △2040년 0.3나노급으로 미세 공정이 발전할 것으로 내다봤다.

그는 “이를 위해 핀펫(FinFET) 소자 구조에서 게이트올어라운드(GAA) 소자 구조가 개발돼야 한다”며 “내년부터는 GAA가 주류가 될 것이다. 이후에는 상보형 전계효과 트랜지스터(CFET) 등 차세대 기술이 개발돼야 한다”고 설명했다.

GAA는 반도체를 구성하는 트랜지스터 게이트(전류가 드나드는 문)와 채널(전류가 흐르는 길)이 닿는 면을 4개로 늘린 공정 기술이다. 기존 핀펫 대비 데이터 처리 속도가 빠르고 전력 효율이 높다. CFET는 GAA를 수직으로 쌓아 성능을 더 높인 기술이다.

업계에서는 내년부터 GAA가 2나노급 공정에서 적극적으로 활용될 것으로 전망한다. 삼성전자의 경우 2022년 6월 세계 최초로 GAA를 3나노급 공정에 도입한 바 있다. 한지만 삼성전자 파운드리 사장은 최근 파운드리사업부 임직원들에게 2나노급 공정의 빠른 램프업(생산능력 증가)을 중요 과제로 제시한 바 있다. 시장 1위인 대만 TSMC의 경우 2나노급 공정 제품의 수율(양품 비율)이 60%를 넘은 것으로 알려졌다.

▲소자 구조 발전 방향 로드맵 (박민웅 기자 pmw7001@)

또 양 책임연구원은 D램 설계의 경우 최소 반선 폭이 내년 12나노에서 2040년 7나노로 발전할 것으로 전망했다. 플래시메모리에서는 2025년 300단 적층에서 2040년에는 1500단 적층까지 발전할 것이라고 설명했다.

이외에도 이날 행사에서는 △인공지능(AI) 반도체 기술 △광연결 반도체 기술 △무선연결 반도체 기술 등 네 가지 기술 분야에 관한 발전 동향과 방향도 제시됐다. AI 반도체 기술에서는 현재 10TOPS/W(전력 1와트당 AI 연산 수)에서 2040년에는 학습용의 경우 1000TOPS/W, 추론용의 경우 100TOPS/W까지 발전할 것으로 전망했다.

신현철 반도체공학회 수석부회장은 “그간 반도체 업계에서는 2~3년 후의 단기적, 또는 5~10년 후의 중기 반도체 산업 기술과 전망만 발표했다”며 “국가산업이 되어버린 한국에서는 15년 후를 내다보는 장기적인 전망이 절실하다”고 말했다.

이어 “반도체공학회는 장기적으로 우리나라 반도체 산업의 미래 핵심 기술 확보 계획을 수립하고, 우리나라 반도체 기술의 우위를 유지하며, 미래 핵심 기술 발전 전략을 수립하고, 반도체 인력양성 정책 수립에 이바지할 것”이라고 덧붙였다.